本文來自格隆匯專欄：半導體行業觀察
在下週的年度 VLSI 研討會上，英特爾將發表三篇備受期待的論文，介紹他們即將推出的 PowerVia 芯片製造技術的進展——該公司正在開發的背面供電網絡實施。連同英特爾用於全環柵晶體管的 RibbonFET 技術，PowerVia 和 RibbonFET 將作為英特爾對硅光刻行業其餘部分的one-two punch，將兩項主要芯片技術結合在一起，英特爾認為這將使它們重新進入晶圓廠的領導地位。結合起來，這兩種技術將成為英特爾“埃”時代晶圓廠節點的支柱，明年將進入大批量生產。
談到英特爾的芯片製造技術，英特爾研發團隊的利害關係不能比現在高。晶圓廠的長期領導者會犯錯，而且是反覆犯錯，現在，他們正在進行多年的努力來糾正方向，不僅是為了奪回他們失去的領導地位，而且是為了闖入大舉承包芯片製造業務。
因此，雖然 VLSI 研究論文通常不會引起外界的大量關注，但今年尤其例外。隨着 RibbonFET 和 PowerVia 將於明年投產，英特爾即將完成第一代技術的研發工作。英特爾現在可以向 VLSI 行業的同行展示他們關於生產複雜邏輯測試芯片的第一個發現。對於英特爾的投資者和其他外部人士，英特爾可以首次展示他們重回正軌的努力很可能取得成功的真實證據，從而為英特爾提供了超越公司急需的競爭優勢的機會。
為此，在下週的研討會上，英特爾將披露大量有關他們實施背面供電網絡技術（他們稱之為 PowerVia）的信息。這些論文的核心是 Blue Sky Creek，這是一種英特爾“product-like”邏輯測試芯片，可在支持 EUV 的Intel 4 工藝技術上實現背面功率傳輸。藉助 Blue Sky Creek，英特爾打算證明他們不僅讓 PowerVia 與 CPU 一起按時在明年進行大批量生產，而且背面供電的性能和製造優勢也正是英特爾所承諾的一切。可以這麼説，英特爾正在準備今年的 VLSI 會議，這對公司來説是一個非常重要的時刻。
背景資料：背面供電
背面供電網絡 (BSP/BS-PDN：Backside power delivery networks) 是過去幾年在整個芯片製造行業悄然發展的技術概念。與最近晶圓廠節點中的 EUV 類似，BS-PDN 被視為繼續開發更精細工藝節點技術的基本技術，因此，預計未來所有領先的芯片晶圓廠都將轉向該技術。
話雖如此，他們並沒有同時搬到那裏。英特爾希望成為三大芯片製造商中率先將這項技術產品化的公司，至少比競爭對手早兩年將其用於芯片。因此，英特爾在很大程度上是該技術的探路者，它不乏風險——但它也為正確的技術（及其時機）帶來了巨大的回報。對於英特爾，該公司認為這將是他們新的 FinFET 時刻——參考英特爾2012 年在 22nm 上引入 FinFET，這鞏固了英特爾多年的市場領先地位。這一點尤為重要，因為英特爾在環柵 FET (GAAFET) 時序方面不會領先於其競爭對手，因此 BS-PDN/PowerVia 將成為英特爾下一個晶圓廠領域的王牌幾年。
同時，要充分了解 BS-PDN 的工作原理，最好的起點是回顧傳統（前端）功率傳輸的工作原理，以便我們可以將其與構建 BS-PDN 晶圓所帶來的許多變化進行對比。
現代前端功率傳輸芯片的製造過程從蝕刻晶體管層 M0 開始。這是die上最小和最複雜的層，也是最需要 EUV 和多重圖案化等高精度工具的地方。簡而言之，它是芯片中最昂貴和最複雜的層，對芯片的構造方式和測試方式都有重大影響。
在此之上，額外的金屬層以越來越大的尺寸添加，以解決晶體管和處理器不同部分（緩存、緩衝器、加速器）之間所需的所有佈線，併為來自更上層的堆棧提供電源。英特爾將此比作製作比薩餅，這是一個粗略的類比，但很有效。
現代高性能處理器在其設計中通常有 10 到 20 個金屬層。特別是Intel 4 工藝，有 16 個邏輯層，間距從 30 nm 到 280 nm。然後在其之上還有另外兩個“巨型金屬”層，僅用於電源佈線和放置外部連接器。
一旦die被完全製造和拋光，芯片就會被翻轉過來（使其成為倒裝芯片），這樣芯片就可以與外界通信。這個翻轉將所有連接器（電源和數據）放在芯片的現在底部，而晶體管最終位於芯片的頂部。一旦掌握了倒裝芯片製造技術，芯片調試和冷卻就變得特別方便，因為調試工具可以輕鬆訪問最重要的晶體管層。與此同時，那些熱的小門（gates）也變得特別靠近芯片的冷卻器，從而可以相對容易地將熱量從芯片中傳出。
然而，前端供電的缺點在於，這意味着電源線和信號線都位於芯片的同一側。兩條線都必須向下穿過 15 層以上才能到達晶體管，同時還要爭奪寶貴的空間並相互產生干擾。特別是對於電源線，這尤其令人討厭，因為沿着這些電線的電阻會導致輸入電源的電壓下降，這被稱為 IR Drop/Droop 效應。
在芯片製造的大部分歷史中，這並不是一個大問題。但就像芯片構建的許多其他方面一樣，隨着芯片特徵尺寸的縮小，這個問題變得越來越明顯。前端功率傳輸沒有明顯的硬性限制，但考慮到每一代芯片都越來越難縮小，這個問題已經變得太大（或者更確切地説，太昂貴）而無法解決。
這將我們帶到了背面供電。如果在芯片的同一側同時輸入信號和電源會導致問題，為什麼不將兩者分開呢？簡而言之，這正是背面供電所要解決的問題，方法是將所有電源連接移動到晶圓的另一側。
對於 Intel 的 PowerVia 實施這一概念，Intel 實際上是將晶圓倒置，並拋光掉幾乎所有剩餘的硅，直到它們到達晶體管層的底部。屆時，英特爾隨後會在芯片的另一側構建用於供電的金屬層，類似於他們之前在芯片正面構建它們的方式。最終結果是，英特爾最終得到了本質上是雙面芯片，一側傳輸電力，另一側發送信號。
從理論上（以及英特爾的論文）來看，遷移到 BS-PDN 最終有幾個好處。首先，這對簡化芯片的構造具有重要影響。我們稍後會講述英特爾的具體聲明和發現，但這裏需要特別注意的是，它允許英特爾放寬其 M0 金屬層的密度。Intel 4 + PowerVia 的測試節點允許 36 nm 間距，而不是在 Intel 4 上要求 30 nm 間距。這直接簡化了整個芯片最複雜和昂貴的處理步驟，將其回滾到更接近intel 7 工藝的尺寸。
BS-PDN 也準備好為芯片提供一些適度的性能改進。通過更直接的方式縮短晶體管的功率傳輸路徑有助於抵消 IR Droop 效應，從而更好地向晶體管層傳輸功率。將所有這些電源線從信號層中取出也可以提高它們的性能，從而消除電源干擾併為芯片設計人員提供更多空間來優化他們的設計。
否則，所有這一切的代價主要是失去前面提到的構建前端芯片的好處。晶體管層現在大致位於芯片的中間，而不是末端。這意味着傳統的調試工具無法直接戳穿已完成芯片的晶體管層進行測試，而現在晶體管層和散熱服務之間有15層左右的信號線。這些並非無法克服的挑戰，正如英特爾的論文所仔細闡述的那樣，而是英特爾在其設計中必須解決的問題。
可製造性是轉向 BS-PDN 所涉及的另一組權衡。在芯片背面構建電源層是以前從未做過的事情，這增加了出錯的可能性。因此，不僅電力傳輸需要工作，而且還需要在不顯著降低芯片良率或以其他方式降低芯片可靠性的情況下工作。但是，如果所有這些事情都成功了，那麼在晶圓背面構建電源層的額外工作將被不必通過正面路由電源所節省的時間和成本所抵消。
英特爾的附加方案：載體晶圓和納米 TSV
由於背面供電網絡將在適當的時候成為行業標準功能，因此我們儘量不過多關注英特爾對 BS-PDN/PowerVia 的具體實施。但現在我們已經瞭解了 BS-PDN 的基礎知識，有幾個英特爾特定的實施細節值得注意。
首先，英特爾正在使用載體晶圓（carrier wafer ）作為其構建過程的一部分，以提供芯片剛性。在 PowerVia 晶圓的正面製造完成後，載體晶圓被粘合到該晶圓的正面，它是一個虛擬晶圓，以幫助支撐芯片，而英特爾正在弄開另一面。由於雙面芯片製造工藝會磨掉太多剩餘的硅晶圓，因此沒有多少結構硅可以將整個東西結合在一起。正如英特爾開玩笑的那樣，儘管這是硅光刻，但到最後晶圓上只剩下極少量的硅。
反過來，該載體晶圓在其餘下的生命週期中仍然是芯片的一部分。一旦芯片製造完成，英特爾就可以將鍵合的載體晶圓拋光到所需的厚度。值得注意的是，由於載體晶圓位於芯片的信號側，這意味着它在晶體管和冷卻器之間存在另一層材料。英特爾改善熱傳遞的技術考慮到了這一點，但對於習慣於在芯片頂部安裝晶體管的 PC 愛好者來説，這將是一個重大變化。
英特爾實施 BS-PDN 的另一個值得注意的細節是使用 TSV 進行電源佈線。在 PowerVia 中，芯片的晶體管層中有納米級 TSV（恰如其分地命名為 Nano TSV）。這與行業先驅 IMEC 一直在研究其 BS-PDN 的埋入式電源軌形成對比。
總而言之，雖然電源軌仍然需要向上和越過晶體管層來輸送電力，但使用 TSV 可以讓電力更直接地輸送到晶體管層。對於英特爾來説，這是他們熱衷於利用的一項技術優勢，因為它避免了必須設計和內置埋入式電源軌所需的路由。
Blue Sky Creek：Intel 4 + PowerVia測試芯片
為了對 PowerVia 進行測試並證明它按預期工作，英特爾的技術驗證工具是他們稱為 Blue Sky Creek 的芯片。
Blue Sky Creek 源自 Intel 的 Meteor Lake 平台，使用兩個基於 Intel Crestmont CPU 架構的 E-cores die。Intel 在這裏使用 Crestmont 的原因有兩個：首先，它最初是為 Intel 4 設計的，使其成為移植到 Intel 4 + PowerVia 工藝的一個很好的候選者。其次，因為 E-cores 很小；四核測試裸片的尺寸僅為33.2mm² (4mm x 8.3mm)，這使得它們在測試複雜性和不必在實驗工藝節點上實際生產大型裸片之間取得了良好的平衡。
英特爾並沒有過多關注 Blue Sky Creek 中 E 核的性能。但他們確實注意到設計頻率在 1.1v 時為 3GHz。
從更大的角度來看，Big Sky Creek 的存在是英特爾降低在同一工藝節點中引入兩項重大技術變革的風險的宏偉計劃的一部分——這個問題對英特爾過於雄心勃勃的 10 納米開發計劃造成了相當大的打擊(Intel 7) 製程節點。
正如該公司在 2022 年概述的那樣，在這兩種技術中，PowerVia 被認為是兩者中風險更高的。出於這個原因，英特爾將為 PowerVia 開發一個臨時測試節點，使他們能夠獨立於 RibbonFET 開發該技術。最終，如果 PowerVia 的開發沒有按預期進行，英特爾仍然可以進行 RibbonFET 開發，並推出沒有 PowerVia 的芯片。
出於類似的原因，您不會在 VLSI 會議上找到太多關於英特爾 RibbonFET 的討論。雖然這對公司來説是一項重要技術，但對英特爾來説基本上是肯定的。該公司甚至不會成為第一家採用 GAAFET 技術的晶圓廠，因此雖然 RibbonFET 確實面臨着自己的挑戰，但英特爾不需要像他們對 PowerVia 那樣準備任何風險緩解策略。
PowerVia 實踐：英特爾發現 IR Drop減少 30%
深入研究英特爾 PowerVia 論文的結果，該公司在逐個指標的基礎上對 Blue Sky Creek 的結果進行了分析，研究了從芯片密度到性能再到散熱的方方面面。
從芯片密度開始，下面是英特爾為其測試芯片開發和製造的高性能 (HP) 庫單元的大小，以及這些單元與等效的intel 4 單元相比如何。如前所述，轉向 PowerVia 使英特爾放寬了關鍵 M0 金屬層的間距，將其從 30 nm 擴大到 36 nm。節點的其他主要參數，例如鰭間距和接觸多晶硅間距 (CPP) 分別保持在 30 nm 和 50 nm。
然而，這些變化，加上英特爾將使用中的鰭片數量從 3 個減少到 2 個的能力，導致整體電池更小。多虧了 PowerVia，英特爾能夠將庫高度從英特爾 4 上的 240 納米降低到 210 納米。並且 CPP 保持在 50 納米不變，這意味着整體單元尺寸減少了 12.5%，儘管沒有使用一個正式的“密集”節點。
同時，此次披露也讓我們對兩款芯片所涉及的總層數有了一個全面的瞭解。標準的 Intel 4 芯片在一側有 15 層加上再分配層 (RDL)，而 PowerVia 測試芯片在信號（前）側有 14 層，另外 4 層加上 RDL 在電源（後）邊。這是 3 層的淨增益，因此至少就英特爾的測試芯片而言，它在使用的總層數方面更加複雜。但另一方面，所有這些新層都位於芯片的電源側，它們都相對較大且易於製造。這就是為什麼英特爾認為與不必製造 30 nm 間距的 M0 層相比，額外的層是一個最小的缺點。
這些細胞的密度也相當可觀。通過轉向背面供電，英特爾能夠利用 E 核心單元中一個較密集點內 95% 的空間。不幸的是，Intel 沒有給出 Intel 4 上 E 核的可比較數字，但總的來説，利用率並沒有那麼高。
至於 E 核的電氣性能，正如預期的那樣，PowerVia 顯着降低了 IR Doop。與Intel 4 內置的 E 核相比，英特爾測得其測試芯片的下降減少了 30%，而在實際芯片凸點水平下下降甚至減少了 80% (5 倍)。
這種乾淨的電力輸送反過來又提高了芯片的計算性能和能效。除了因電阻損失的能量減少而直接提高效率外，使用 PowerVia 技術構建 E 內核還將內核的最大頻率 (fMax) 提高了 6%。英特爾沒有提供更詳細的解釋為什麼這會提高他們的時鐘速度，但我懷疑這與實際到達晶體管本身的更高電壓有關，從而使它們的時鐘頻率更高一些。
雖然 6% 的時鐘速度提升並不是一個巨大的收益，但它本質上是一項旨在提高芯片可製造性的技術的“免費”改進。過去，英特爾一直在努力獲得更小的時鐘速度改進。
有趣的是，英特爾確實發現新的 IR Droop 值在所有 E 核中並不相同。儘管標準 Intel 4 芯片在所有 4 個內核上都有相當一致的壓降，但測試芯片的壓降在 60 mV 和 80 mV 之間，具體取決於內核。由於這是一份研究報吿，英特爾並未深入探討其產品影響，但假設量產芯片具有同樣廣泛的可變性，這可能意味着我們會在未來的產品中更加重視首選/主核。
所以 PowerVia/BS-PDN 可以工作。但英特爾能否大規模生產它？答案也是肯定的。
根據 Intel 的説法，他們的實驗性 Intel 4 + PowerVia 工藝節點的缺陷密度僅比 Intel 4 工藝本身（已經在 HVM 中）低四分之二左右。這意味着不僅缺陷密度低到足以在短期內進行大規模生產，而且如果英特爾將這個特定節點擴大到生產規模，它們的芯片產量將與當前的非 PowerVia intel 4 芯片相似，只需兩個季度。
同樣，Intel 報吿稱，基於 PowerVia 工藝構建的晶體管與 Intel 4 工藝的晶體管非常相似。在這種情況下，這是一件好事，因為這意味着這些晶體管不會做出影響性能或芯片可靠性的意外事情。就此而言，英特爾還指出，他們在測試芯片上沒有觀察到與電源相關的可靠性違規，這表明儘管電源傳輸發生了重大變化，但背面電源傳輸的引入並未導致芯片電源傳輸系統的可靠性降低.
雖然英特爾沒有采取具體措施來減輕晶體管層不再位於倒裝芯片頂部的熱影響，但該公司發佈的數據表明他們採取的緩解措施是成功的.
當針對 Intel 4 芯片的熱響應曲線繪製時，Intel 的測試芯片展示了非常相似的熱響應曲線。也就是説，在給定的功率水平下，產生的温度與 Intel 4 芯片一致。正如您可能從英特爾的圖表中注意到的那樣，他們甚至繼續對芯片進行超額饋送，以模擬更高的熱負載，更好地表徵熱響應曲線，並確保熱縮放不會在更高的熱密度下分解。
如前所述，散熱/冷卻是背面供電的兩大產品級挑戰之一。將晶體管放置在芯片中間並沒有給芯片冷卻帶來任何好處，但英特爾相信他們已經制定了必要的緩解策略，使 PowerVia 芯片與傳統的前端製造倒裝芯片保持一致。
這些緩解措施也適用於調試，這是 BS-PDN 的另一個挑戰。英特爾開發了一套新的和修改過的調試技術來處理芯片的兩面現在都在使用的事實。同時，引用英特爾論文的摘要“由於晶圓兩面都存在金屬化，故障調試和缺陷隔離很複雜”，最終，英特爾能夠開發出必要的工具。
有趣的是，英特爾甚至在芯片設計中放置了一些“復活節彩蛋”缺陷，以便為英特爾的驗證團隊提供一些半控制的缺陷。據英特爾稱，他們的驗證團隊使用他們的 PowerVia 調試工具發現了所有這些蛋，有助於證明這些調試過程的有效性。
總結一下，在下週的 VLSI 會議之前，英特爾提出了一個非常有説服力的案例，表明他們的 PowerVia 背面供電技術開發正走在正確的軌道上。在這方面，啟動並運行復雜的測試芯片是一件大事，因為擁有可借鑑的實際數據和經驗是朝着大批量製造微調技術邁出的重要一步，同時展示了英特爾迄今為止正在滿足他們積極的晶圓廠發展目標。
最終，就完全恢復勢頭和可能重新奪回硅光刻業務領導地位而言，PowerVia 可能是英特爾最大的成敗時刻。如果英特爾能夠兑現其承諾，該公司預計在部署背面供電方面至少比台積電和三星領先兩年——這意味着至少需要兩年時間才能獲得該技術的成本和性能優勢。台積電方面預計在 2026 年底或 2027 年初的 N2P 節點之前不會部署背面電源，而目前尚不清楚三星何時進行自己的過渡。
至於英特爾，如果一切繼續按計劃進行，英特爾將在 2024 年開始使用 PowerVia 進行大批量生產，屆時該公司計劃將其intel 20A 和intel 18A 工藝上線。第一個使用該技術推出的消費級處理器將是英特爾的 Arrow Lake 架構，這將是構建在 20A 節點上的下一代酷睿產品。
台積電的背面供電選擇
按照台積電之前的報道，公司將會在 2026 年發佈的N2P工藝引進Nanosheet GAA 晶體管並添加背面電源軌技術。
在其 2023 年技術研討會上，台積電透露其 N2P 的背面 PDN 將通過減少 IR Drop和改善信號，將性能提高 10% 至 12%，並將邏輯面積減少 10% 至 15%。當然，現在這種優勢在具有密集供電網絡的高性能 CPU 和 GPU 中會更加明顯，因此將其移到後面對它們來説意義重大。
Backside PDN 是台積電 N2P 製造技術的一部分，將於 2026 年底或 2027 年初進入 HVM。
關於如何實施PDN，台積電並沒有過多的透露。但在2020年的技術研討會上，台積電介紹了其3D IC封裝技術SoIC，據相關報道，這是他們實現PDN的一個很重要的前提準備。如圖所示，一個低温die to die的鍵合技術提供die之間的電氣連接和物理連接。下圖描述了可用的芯片貼裝選項——即面對面、面對背和複雜的組合，包括可能集成其他芯片堆疊的側對側組裝。
對於面對面方向，頂部裸片的背面接收信號和 PDN 再分佈層。或者，SoIC 組件頂部的第三個die可用於實現信號和 PDN 再分配層以封裝凸塊——稍後將描述 TSMC 使用三層堆棧的設計測試用例。
die #2 中的硅通孔 (TSV) 為die #1 的信號和電源提供電氣連接。電介質通孔 (TDV：through-dielectric via ) 用於在較小的die #2 外部的體積區域中封裝和die #1 之間的連接。
規劃向 SoIC 裸片的供電需要考慮以下幾個因素：
每個die的估計功率（尤其是die #1 是高性能、高功率處理單元的情況）
TSV/TDV 電流密度限制
與每個die相關聯的不同電源域
下圖突出顯示了“每個電源/接地凸點的 TSV 數量”的設計選項。為了減少 IR Drop並觀察通過 TSV 的電流密度限制，一個 TSV 陣列可能是合適的——例如，圖中顯示了多達 8 個 TSV。（顯示了 FF 和 SS 角的示例。）
報道強調，SoIC 開發的一項關鍵工作是與整個信號和 PDN 的凸點、焊盤和 TSV/TDV 位置分配相關的並行工程。
上圖突出顯示了為 PDN 開發 TSV 配置的一系列規劃步驟——以面對面的芯片貼裝配置為例。芯片之間的原始“虛擬”焊盤（用於機械穩定性）被信號和 PDN TDV 和 TSV 陣列取代。（TSMC 還追求在 die #1 測試和最終 SoIC 測試之間重新使用探針卡的目標——該目標影響了焊盤和 TSV 位置的分配。）
還需要仔細選擇 CPU 芯片和 SRAM 芯片的 TSV 實現，以滿足 IR 目標，而不會對整體芯片互連密度產生不利影響。
三星的背面供電方案
據韓媒TheLec 在去年的報道稱，三星正計劃使用一種名為 Backside Power Supply Network (BSPDN) 的技術來開發 2nm。
三星研究員 Park Byung-jae表示，在代工市場，技術正在從高 k 金屬柵極平面 FET 發展到 FinFET，再到 MBCFET，再到現在的 BSPDN。
FinFET，過去被稱為3D晶體管，是10nm代工工藝發展過程中的關鍵芯片設計技術。柵極在三個側面包圍電流通道，防止電流泄漏。但最近轉向10nm以下的工藝意味着 FinFET 還不夠。
三星推出了環繞電流通道的四邊環繞柵極 (GAA) 技術。該公司添加了所謂的納米片而不是納米線，並將該技術稱為 MBCFET。BSPDN與此不同，應該更多地理解為三星、英特爾和台積電使用的chiplet設計的演變。chiplet 不是在單個芯片上應用來自一家公司的流程，而是連接來自不同公司、採用不同流程製造的各種芯片。
也稱為 3D-SoC，它還結合了邏輯和內存。與前端供電網絡不同，BSPDN 利用後端；正面將具有邏輯功能，背面用於供電或信號路由。BSPDN 作為一個概念於 2019 年在 IMEC 上首次提出。2021 年的 IEDM 上還展示了一篇引用該技術的 2nm 論文。
該論文在韓文中稱為 SRAM 宏和使用 2nm 工藝後端互連的邏輯設計和優化，聲稱與 FSPDN 相比，BSPDN 的性能提高了 44%，功率效率提高了 30%。該論文提出，將供電網絡等功能移至芯片背面，可以解決僅使用正面造成的路由擁塞問題。
imec對PDN的看法
據imec報道，一些芯片製造商已經公開宣佈在2nm 及以下技術節點的邏輯 IC中引入背面供電網絡。這是納米片晶體管取得進展的時候。然而，新穎的路由技術可用於範圍廣泛的晶體管架構。Imec 的路線圖預見了它在先進技術節點中的引入，以及 6T 標準單元中的納米片晶體管。與 BPR 的結合將有助於將標準cell高度推至 6T 以下。
但應用領域不僅僅侷限於 2D 單芯片 IC：它還有望提高3D 片上系統的性能（3D SOC）。想象一下 3D-SOC 實現，其中一些或所有存儲器宏被放置在頂部裸片中，而邏輯被放置在底部裸片中。在技術方面，這可以通過將“邏輯晶圓”的有源正面粘合到“存儲晶圓”的有源正面來實現。在此配置中，兩個晶圓的原始背面現在位於 3D-SOC 系統的外部。我們現在可以考慮利用“邏輯晶圓”的“自由”背面來為耗電大的核心邏輯電路供電。這可以通過與為 2D SOC 提議的相同的方式來完成。主要區別是：原來的虛擬覆蓋晶圓——之前引入是為了使晶圓變薄——現在被第二個有源晶圓（在本例中為存儲晶圓）取代。
儘管這種設計尚未通過實驗實施，但從 IR 壓降角度進行的初步評估非常令人鼓舞。使用高級節點研究過程設計套件 (PDK) 在邏輯上的內存分區設計上驗證了所提出的解決方案。使用 nTSV 和 BPR 實施背面供電網絡顯示出可喜的結果：與傳統的正面供電相比，底部裸片的平均和峯值 IR 壓降減少了 81% 和 77%。這使得背面供電成為高級 CMOS 節點中 3D IC 供電的理想選擇。
對於 2D 和 3D 設計，通過在背面添加特定設備（例如 I/O 或 ESD 設備），可以將利用晶圓背面的概念擴展到其他功能。例如，Imec 將背面處理與實現 2.5D（即柱狀）金屬-絕緣體-金屬電容器 (MIMCAP) 相結合，用作去耦電容器。2.5D MIMPCAP 將電容密度提高了 4 到 5 倍，從而進一步改善了 IR 壓降。結果源自用實驗數據校準的 IR 壓降建模框架。
在imec看來，未來的芯片很可能會打破通過前端供電的傳統。具有背面金屬、埋入式電源軌和 nTSV 的背面供電網絡在降低 IR 壓降、釋放 BEOL 佈線壓力和改進標準cell高度縮放方面顯示出明顯的優勢。BPR集成、晶圓鍵合、晶圓減薄和nTSV工藝等關鍵工藝步驟正在逐步完善，為新的佈線技術引入先進的邏輯技術節點和未來的3D SOC做準備。
